@@ -30,11 +30,11 @@ module tb;
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||||
default clocking cb @(posedge clk);
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default input #1step output #1;
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output rst;
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{%- if exporter.hwif.has_input_struct %}
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{%- if exporter.hwif.has_input_struct and cls.clocking_hwif_in %}
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||||
output hwif_in;
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||||
{%- endif %}
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||||
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||||
{%- if exporter.hwif.has_output_struct %}
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||||
{%- if exporter.hwif.has_output_struct and cls.clocking_hwif_out %}
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||||
input hwif_out;
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||||
{%- endif %}
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||||
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||||
@@ -68,12 +68,15 @@ module tb;
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||||
{%- endif %}
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{% sv_line_anchor %}
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{%- block dut_support %}
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{%- endblock %}
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//--------------------------------------------------------------------------
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// Test Sequence
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//--------------------------------------------------------------------------
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initial begin
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cb.rst <= '1;
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{%- if exporter.hwif.has_input_struct %}
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||||
{%- if exporter.hwif.has_input_struct and cls.init_hwif_in %}
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||||
cb.hwif_in <= '{default: '0};
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||||
{%- endif %}
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||||
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||||
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