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Byron Lathi
@@ -43,45 +43,12 @@ module alibaba_pcie(
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logic clk_pcie_gt;
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logic clk_pcie;
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logic rst_pcie;
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logic clk_250;
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logic rst_250;
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logic user_lnk_up;
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logic phy_rdy_out;
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taxi_axis_if #(.DATA_W(256), .USER_EN(1), .USER_W(33), .KEEP_W(8)) s_axis_cc();
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||||
taxi_axis_if #(.DATA_W(256), .USER_EN(1), .USER_W(88), .KEEP_W(8)) m_axis_cq();
|
||||
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||||
taxi_axis_if #(.DATA_W(256), .USER_EN(1), .USER_W(62), .KEEP_W(8)) s_axis_rq();
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||||
taxi_axis_if #(.DATA_W(256), .USER_EN(1), .USER_W(75), .KEEP_W(8)) m_axis_rc();
|
||||
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||||
taxi_axil_if m_axil_rd();
|
||||
taxi_axil_if m_axil_wr();
|
||||
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||||
taxi_apb_if #(.ADDR_W(7)) s_apb();
|
||||
taxi_apb_if #(.ADDR_W(9)) s_apb();
|
||||
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||||
taxi_apb_if #(.ADDR_W(6)) m_apb[2]();
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||||
`ifndef SIM
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||||
IBUFDS_GTE4 m_ibufds (
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.CEB('0),
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.I(pcie_mgt_refclk_p),
|
||||
.IB(pcie_mgt_refclk_n),
|
||||
.O(clk_pcie_gt),
|
||||
.ODIV2(clk_pcie)
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||||
);
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||||
`endif
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||||
assign Led_o[0] = user_lnk_up;
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||||
assign Led_o[1] = phy_rdy_out;
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||||
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||||
taxi_dma_ram_if #(.SEGS(4)) dma_ram_pcie_rd_if();
|
||||
taxi_dma_ram_if #(.SEGS(4)) dma_ram_pcie_wr_if();
|
||||
taxi_apb_if #(.ADDR_W(9)) m_apb[2]();
|
||||
|
||||
taxi_dma_ram_if #(.SEGS(4)) dma_ram_eth_rd_if();
|
||||
taxi_dma_ram_if #(.SEGS(4)) dma_ram_eth_wr_if();
|
||||
@@ -102,43 +69,6 @@ taxi_apb_interconnect #(
|
||||
.m_apb (m_apb)
|
||||
);
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||||
taxi_dma_psdpram #(
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||||
.SIZE(16384)
|
||||
) u_taxi_dma_tx_psdpram (
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||||
.clk (clk_250),
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||||
.rst (rst_250),
|
||||
|
||||
.dma_ram_wr (dma_ram_pcie_wr_if),
|
||||
.dma_ram_rd (dma_ram_eth_rd_if)
|
||||
);
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||||
|
||||
taxi_dma_psdpram #(
|
||||
.SIZE(16384)
|
||||
) u_taxi_dma_rx_psdpram(
|
||||
.clk (clk_250),
|
||||
.rst (rst_250),
|
||||
|
||||
.dma_ram_wr (dma_ram_eth_wr_if),
|
||||
.dma_ram_rd (dma_ram_pcie_rd_if)
|
||||
);
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||||
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||||
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||||
taxi_pcie_us_axil_master u_taxi_pcie_us_axil_master (
|
||||
.clk (clk_250),
|
||||
.rst (rst_250),
|
||||
|
||||
.s_axis_cq (m_axis_cq),
|
||||
.m_axis_cc (s_axis_cc),
|
||||
|
||||
.m_axil_wr (m_axil_wr),
|
||||
.m_axil_rd (m_axil_rd),
|
||||
|
||||
.completer_id ('0),
|
||||
.completer_id_en ('0),
|
||||
|
||||
.stat_err_cor (),
|
||||
.stat_err_uncor ()
|
||||
);
|
||||
|
||||
taxi_axil_apb_adapter u_taxi_axil_apb_adapter (
|
||||
.clk (clk_250),
|
||||
@@ -150,18 +80,6 @@ taxi_axil_apb_adapter u_taxi_axil_apb_adapter (
|
||||
.m_apb (s_apb)
|
||||
);
|
||||
|
||||
pcie_dma_wrapper u_pcie_dma_wrapper (
|
||||
.clk (clk_250),
|
||||
.rst (rst_250),
|
||||
|
||||
.m_axis_rq (s_axis_rq),
|
||||
.s_axis_rc (m_axis_rc),
|
||||
|
||||
.wr_dma_mst (dma_ram_pcie_wr_if),
|
||||
.rd_dma_mst (dma_ram_pcie_rd_if),
|
||||
|
||||
.s_apb (m_apb[0])
|
||||
);
|
||||
|
||||
eth_dma_wrapper u_eth_dma_wrapper (
|
||||
.clk_250 (clk_250),
|
||||
@@ -181,70 +99,25 @@ eth_dma_wrapper u_eth_dma_wrapper (
|
||||
.s_apb (m_apb[1])
|
||||
);
|
||||
|
||||
`ifndef SIM
|
||||
pcie4_uscale_plus_0 u_pcie4_uscale_plus_0 (
|
||||
.pci_exp_txn(pci_exp_txn),
|
||||
.pci_exp_txp(pci_exp_txp),
|
||||
.pci_exp_rxn(pci_exp_rxn),
|
||||
.pci_exp_rxp(pci_exp_rxp),
|
||||
pcie_top u_pcie_top(
|
||||
.pcie_exp_rxp (pcie_exp_rxp)
|
||||
.pcie_exp_rxn (pcie_exp_rxn)
|
||||
.pcie_exp_txp (pcie_exp_txp)
|
||||
.pcie_exp_txn (pcie_exp_txn),
|
||||
|
||||
.user_clk(clk_250),
|
||||
.user_reset(rst_250),
|
||||
.user_lnk_up(user_lnk_up),
|
||||
.pcie_mgt_refclk_p (pcie_mgt_refclk_p),
|
||||
.pcie_mgt_refclk_n (pcie_mgt_refclk_n),
|
||||
|
||||
.s_axis_rq_tdata(s_axis_rq.tdata),
|
||||
.s_axis_rq_tkeep(s_axis_rq.tkeep),
|
||||
.s_axis_rq_tlast(s_axis_rq.tlast),
|
||||
.s_axis_rq_tready(s_axis_rq.tready),
|
||||
.s_axis_rq_tuser(s_axis_rq.tuser),
|
||||
.s_axis_rq_tvalid(s_axis_rq.tvalid),
|
||||
.pcie_reset_n (pcie_reset_n),
|
||||
|
||||
.m_axis_rc_tdata(m_axis_rc.tdata),
|
||||
.m_axis_rc_tkeep(m_axis_rc.tkeep),
|
||||
.m_axis_rc_tlast(m_axis_rc.tlast),
|
||||
.m_axis_rc_tready(m_axis_rc.tready),
|
||||
.m_axis_rc_tuser(m_axis_rc.tuser),
|
||||
.m_axis_rc_tvalid(m_axis_rc.tvalid),
|
||||
.user_lnk_up (Led_o[0]),
|
||||
.phy_rdy_out (Led_o[1]),
|
||||
|
||||
.m_axis_cq_tdata(m_axis_cq.tdata),
|
||||
.m_axis_cq_tkeep(m_axis_cq.tkeep),
|
||||
.m_axis_cq_tlast(m_axis_cq.tlast),
|
||||
.m_axis_cq_tready(m_axis_cq.tready),
|
||||
.m_axis_cq_tuser(m_axis_cq.tuser),
|
||||
.m_axis_cq_tvalid(m_axis_cq.tvalid),
|
||||
.dma_ram_eth_wr_if (dma_ram_eth_wr_if),
|
||||
.dma_ram_eth_rd_if (dma_ram_eth_rd_if),
|
||||
|
||||
.s_axis_cc_tdata(s_axis_cc.tdata),
|
||||
.s_axis_cc_tkeep(s_axis_cc.tkeep),
|
||||
.s_axis_cc_tlast(s_axis_cc.tlast),
|
||||
.s_axis_cc_tready(s_axis_cc.tready),
|
||||
.s_axis_cc_tuser(s_axis_cc.tuser),
|
||||
.s_axis_cc_tvalid(s_axis_cc.tvalid),
|
||||
|
||||
.cfg_interrupt_int('0),
|
||||
.cfg_interrupt_pending(),
|
||||
.cfg_interrupt_sent('0),
|
||||
.cfg_interrupt_msi_enable(),
|
||||
.cfg_interrupt_msi_mmenable(),
|
||||
.cfg_interrupt_msi_mask_update(),
|
||||
.cfg_interrupt_msi_data(),
|
||||
.cfg_interrupt_msi_select('0),
|
||||
.cfg_interrupt_msi_int('0),
|
||||
.cfg_interrupt_msi_pending_status('0),
|
||||
.cfg_interrupt_msi_pending_status_data_enable('0),
|
||||
.cfg_interrupt_msi_pending_status_function_num('0),
|
||||
.cfg_interrupt_msi_sent(),
|
||||
.cfg_interrupt_msi_fail(),
|
||||
.cfg_interrupt_msi_attr('0),
|
||||
.cfg_interrupt_msi_tph_present('0),
|
||||
.cfg_interrupt_msi_tph_type('0),
|
||||
.cfg_interrupt_msi_tph_st_tag('0),
|
||||
.cfg_interrupt_msi_function_number('0),
|
||||
|
||||
.sys_clk(clk_pcie),
|
||||
.sys_clk_gt(clk_pcie_gt),
|
||||
.sys_reset(pcie_reset_n),
|
||||
.phy_rdy_out(phy_rdy_out)
|
||||
.m_axil_rd (m_axil_rd),
|
||||
.m_axil_wr (m_axil_wr)
|
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);
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`endif
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endmodule
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