module verilog6502_wrapper_tb();

`define SIM

taxi_apb_if s_apb();
taxi_axil_if m_axil();
taxi_axi_if s_axi();

logic clk;
logic rst;

logic o_irq_ext;
logic i_irq_ext;
logic i_nmi_ext;


verilog6502_wrapper u_dut(
    .clk(clk),
    .rst(rst),
    .s_apb(s_apb),
    .m_axil_rd(m_axil),
    .m_axil_wr(m_axil),
    .s_axi_rd(s_axi),
    .s_axi_wr(s_axi),
    .o_irq_ext(o_irq_ext),
    .i_irq_ext(i_irq_ext),
    .i_nmi_ext(i_nmi_ext)
);

endmodule