From 2ae5b5fae384cc284a0c64eaa8c20ac61ce12c68 Mon Sep 17 00:00:00 2001 From: Alex Forencich Date: Mon, 1 Sep 2025 22:08:18 -0700 Subject: [PATCH] pcie: Remove TLP_HDR_W parameter from testbenches Signed-off-by: Alex Forencich --- src/pcie/tb/taxi_pcie_axil_master/Makefile | 1 - src/pcie/tb/taxi_pcie_axil_master/test_taxi_pcie_axil_master.py | 1 - src/pcie/tb/taxi_pcie_axil_master/test_taxi_pcie_axil_master.sv | 2 -- src/pcie/tb/taxi_pcie_axil_master_minimal/Makefile | 1 - .../test_taxi_pcie_axil_master_minimal.py | 1 - .../test_taxi_pcie_axil_master_minimal.sv | 2 -- 6 files changed, 8 deletions(-) diff --git a/src/pcie/tb/taxi_pcie_axil_master/Makefile b/src/pcie/tb/taxi_pcie_axil_master/Makefile index 960df73..9c42430 100644 --- a/src/pcie/tb/taxi_pcie_axil_master/Makefile +++ b/src/pcie/tb/taxi_pcie_axil_master/Makefile @@ -35,7 +35,6 @@ VERILOG_SOURCES := $(call uniq_base,$(call process_f_files,$(VERILOG_SOURCES))) # module parameters export PARAM_TLP_SEG_DATA_W := 64 -export PARAM_TLP_HDR_W := 128 export PARAM_TLP_SEGS := 1 export PARAM_AXIL_DATA_W := 32 export PARAM_AXIL_ADDR_W := 64 diff --git a/src/pcie/tb/taxi_pcie_axil_master/test_taxi_pcie_axil_master.py b/src/pcie/tb/taxi_pcie_axil_master/test_taxi_pcie_axil_master.py index c0012da..58fc73c 100644 --- a/src/pcie/tb/taxi_pcie_axil_master/test_taxi_pcie_axil_master.py +++ b/src/pcie/tb/taxi_pcie_axil_master/test_taxi_pcie_axil_master.py @@ -339,7 +339,6 @@ def test_taxi_pcie_axil_master(request, pcie_data_w, axil_data_w): parameters = {} parameters['TLP_SEG_DATA_W'] = pcie_data_w - parameters['TLP_HDR_W'] = 128 parameters['TLP_SEGS'] = 1 parameters['AXIL_DATA_W'] = axil_data_w parameters['AXIL_ADDR_W'] = 64 diff --git a/src/pcie/tb/taxi_pcie_axil_master/test_taxi_pcie_axil_master.sv b/src/pcie/tb/taxi_pcie_axil_master/test_taxi_pcie_axil_master.sv index 0aa2031..aaa2e07 100644 --- a/src/pcie/tb/taxi_pcie_axil_master/test_taxi_pcie_axil_master.sv +++ b/src/pcie/tb/taxi_pcie_axil_master/test_taxi_pcie_axil_master.sv @@ -19,7 +19,6 @@ module test_taxi_pcie_axil_master # ( /* verilator lint_off WIDTHTRUNC */ parameter TLP_SEG_DATA_W = 64, - parameter TLP_HDR_W = 128, parameter TLP_SEGS = 1, parameter AXIL_DATA_W = 32, parameter AXIL_ADDR_W = 64, @@ -34,7 +33,6 @@ logic rst; taxi_pcie_tlp_if #( .SEGS(TLP_SEGS), .SEG_DATA_W(TLP_SEG_DATA_W), - .HDR_W(TLP_HDR_W), .FUNC_NUM_W(8) ) rx_req_tlp(), tx_cpl_tlp(); diff --git a/src/pcie/tb/taxi_pcie_axil_master_minimal/Makefile b/src/pcie/tb/taxi_pcie_axil_master_minimal/Makefile index 32dc4e6..3ad3d33 100644 --- a/src/pcie/tb/taxi_pcie_axil_master_minimal/Makefile +++ b/src/pcie/tb/taxi_pcie_axil_master_minimal/Makefile @@ -35,7 +35,6 @@ VERILOG_SOURCES := $(call uniq_base,$(call process_f_files,$(VERILOG_SOURCES))) # module parameters export PARAM_TLP_SEG_DATA_W := 64 -export PARAM_TLP_HDR_W := 128 export PARAM_TLP_SEGS := 1 export PARAM_AXIL_DATA_W := 32 export PARAM_AXIL_ADDR_W := 64 diff --git a/src/pcie/tb/taxi_pcie_axil_master_minimal/test_taxi_pcie_axil_master_minimal.py b/src/pcie/tb/taxi_pcie_axil_master_minimal/test_taxi_pcie_axil_master_minimal.py index 9dbad0d..30e6e7a 100644 --- a/src/pcie/tb/taxi_pcie_axil_master_minimal/test_taxi_pcie_axil_master_minimal.py +++ b/src/pcie/tb/taxi_pcie_axil_master_minimal/test_taxi_pcie_axil_master_minimal.py @@ -374,7 +374,6 @@ def test_taxi_pcie_axil_master_minimal(request, pcie_data_w, axil_data_w): parameters = {} parameters['TLP_SEG_DATA_W'] = pcie_data_w - parameters['TLP_HDR_W'] = 128 parameters['TLP_SEGS'] = 1 parameters['AXIL_DATA_W'] = axil_data_w parameters['AXIL_ADDR_W'] = 64 diff --git a/src/pcie/tb/taxi_pcie_axil_master_minimal/test_taxi_pcie_axil_master_minimal.sv b/src/pcie/tb/taxi_pcie_axil_master_minimal/test_taxi_pcie_axil_master_minimal.sv index d1335a4..3ad4479 100644 --- a/src/pcie/tb/taxi_pcie_axil_master_minimal/test_taxi_pcie_axil_master_minimal.sv +++ b/src/pcie/tb/taxi_pcie_axil_master_minimal/test_taxi_pcie_axil_master_minimal.sv @@ -19,7 +19,6 @@ module test_taxi_pcie_axil_master_minimal # ( /* verilator lint_off WIDTHTRUNC */ parameter TLP_SEG_DATA_W = 64, - parameter TLP_HDR_W = 128, parameter TLP_SEGS = 1, parameter AXIL_DATA_W = 32, parameter AXIL_ADDR_W = 64, @@ -34,7 +33,6 @@ logic rst; taxi_pcie_tlp_if #( .SEGS(TLP_SEGS), .SEG_DATA_W(TLP_SEG_DATA_W), - .HDR_W(TLP_HDR_W), .FUNC_NUM_W(8) ) rx_req_tlp(), tx_cpl_tlp();