diff --git a/src/pcie/rtl/taxi_pcie_us_axil_master.sv b/src/pcie/rtl/taxi_pcie_us_axil_master.sv index 05133ae..47f873b 100644 --- a/src/pcie/rtl/taxi_pcie_us_axil_master.sv +++ b/src/pcie/rtl/taxi_pcie_us_axil_master.sv @@ -36,7 +36,7 @@ module taxi_pcie_us_axil_master * Configuration */ input wire logic [15:0] completer_id, - input wire logic completer_id_enable, + input wire logic completer_id_en, /* * Status @@ -262,7 +262,7 @@ always_comb begin cpl_tlp_hdr[63:48] = requester_id_reg; cpl_tlp_hdr[71:64] = tag_reg; cpl_tlp_hdr[87:72] = completer_id; - cpl_tlp_hdr[88] = completer_id_enable; + cpl_tlp_hdr[88] = completer_id_en; cpl_tlp_hdr[91:89] = tc_reg; cpl_tlp_hdr[94:92] = attr_reg; cpl_tlp_hdr[95] = 1'b0; // force ECRC diff --git a/src/pcie/tb/taxi_pcie_us_axil_master/test_taxi_pcie_us_axil_master.py b/src/pcie/tb/taxi_pcie_us_axil_master/test_taxi_pcie_us_axil_master.py index bacd65d..377d4c8 100644 --- a/src/pcie/tb/taxi_pcie_us_axil_master/test_taxi_pcie_us_axil_master.py +++ b/src/pcie/tb/taxi_pcie_us_axil_master/test_taxi_pcie_us_axil_master.py @@ -124,7 +124,7 @@ class TB(object): self.axil_ram = AxiLiteRam(AxiLiteBus.from_entity(dut.m_axil), dut.clk, dut.rst, size=2**16) dut.completer_id.setimmediatevalue(0) - dut.completer_id_enable.setimmediatevalue(0) + dut.completer_id_en.setimmediatevalue(0) # monitor error outputs self.stat_err_cor_asserted = False diff --git a/src/pcie/tb/taxi_pcie_us_axil_master/test_taxi_pcie_us_axil_master.sv b/src/pcie/tb/taxi_pcie_us_axil_master/test_taxi_pcie_us_axil_master.sv index 3e8519c..e982f50 100644 --- a/src/pcie/tb/taxi_pcie_us_axil_master/test_taxi_pcie_us_axil_master.sv +++ b/src/pcie/tb/taxi_pcie_us_axil_master/test_taxi_pcie_us_axil_master.sv @@ -59,7 +59,7 @@ taxi_axil_if #( ) m_axil(); logic [15:0] completer_id; -logic completer_id_enable; +logic completer_id_en; logic stat_err_cor; logic stat_err_uncor; @@ -85,7 +85,7 @@ uut ( * Configuration */ .completer_id(completer_id), - .completer_id_enable(completer_id_enable), + .completer_id_en(completer_id_en), /* * Status