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1.7 KiB
Systemverilog
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1.7 KiB
Systemverilog
// SPDX-License-Identifier: CERN-OHL-S-2.0
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/*
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Copyright (c) 2025 FPGA Ninja, LLC
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Authors:
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- Alex Forencich
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*/
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`resetall
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`timescale 1ns / 1ps
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`default_nettype none
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/*
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* AXI4 lite register testbench
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*/
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module test_taxi_axil_register #
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(
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/* verilator lint_off WIDTHTRUNC */
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parameter DATA_W = 32,
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parameter ADDR_W = 32,
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parameter STRB_W = (DATA_W/8),
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parameter logic AWUSER_EN = 1'b0,
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parameter AWUSER_W = 1,
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|
parameter logic WUSER_EN = 1'b0,
|
|
parameter WUSER_W = 1,
|
|
parameter logic BUSER_EN = 1'b0,
|
|
parameter BUSER_W = 1,
|
|
parameter logic ARUSER_EN = 1'b0,
|
|
parameter ARUSER_W = 1,
|
|
parameter logic RUSER_EN = 1'b0,
|
|
parameter RUSER_W = 1,
|
|
parameter AW_REG_TYPE = 1,
|
|
parameter W_REG_TYPE = 1,
|
|
parameter B_REG_TYPE = 1,
|
|
parameter AR_REG_TYPE = 1,
|
|
parameter R_REG_TYPE = 1
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/* verilator lint_on WIDTHTRUNC */
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)
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();
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logic clk;
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logic rst;
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taxi_axil_if #(
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.DATA_W(DATA_W),
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.ADDR_W(ADDR_W),
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|
.STRB_W(STRB_W),
|
|
.AWUSER_EN(AWUSER_EN),
|
|
.AWUSER_W(AWUSER_W),
|
|
.WUSER_EN(WUSER_EN),
|
|
.WUSER_W(WUSER_W),
|
|
.BUSER_EN(BUSER_EN),
|
|
.BUSER_W(BUSER_W),
|
|
.ARUSER_EN(ARUSER_EN),
|
|
.ARUSER_W(ARUSER_W),
|
|
.RUSER_EN(RUSER_EN),
|
|
.RUSER_W(RUSER_W)
|
|
) s_axil(), m_axil();
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taxi_axil_register #(
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.AW_REG_TYPE(AW_REG_TYPE),
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.W_REG_TYPE(W_REG_TYPE),
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|
.B_REG_TYPE(B_REG_TYPE),
|
|
.AR_REG_TYPE(AR_REG_TYPE),
|
|
.R_REG_TYPE(R_REG_TYPE)
|
|
)
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uut (
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.clk(clk),
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.rst(rst),
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/*
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* AXI4-Lite slave interface
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*/
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.s_axil_wr(s_axil),
|
|
.s_axil_rd(s_axil),
|
|
|
|
/*
|
|
* AXI4-Lite master interface
|
|
*/
|
|
.m_axil_wr(m_axil),
|
|
.m_axil_rd(m_axil)
|
|
);
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endmodule
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`resetall
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