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sim/sources.list

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+verilator.vlt
+verilog6502_wrapper_tb.sv
+
+../src/regs/verilog6502_io_regs_pkg.sv
+../src/regs/verilog6502_io_regs.sv
+
+../src/verilog6502_addr_decoder.sv
+../src/verilog6502_internal_memory.sv
+../src/verilog6502_apb_adapter.sv
+../src/verilog6502_external_memory.sv
+../src/verilog6502_wrapper.sv
+
+
+sub/verilog-6502/ALU.v
+sub/verilog-6502/cpu_65c02.v
+
+sub/taxi/src/apb/rtl/taxi_apb_if.sv
+sub/taxi/src/axi/rtl/taxi_axi_if.sv
+sub/taxi/src/axi/rtl/taxi_axil_if.sv
+sub/taxi/src/axi/rtl/taxi_axi_ram_if_rd.sv
+sub/taxi/src/axi/rtl/taxi_axi_ram_if_wr.sv
+sub/taxi/src/axi/rtl/taxi_axi_ram_if_rdwr.sv
+sub/taxi/src/apb/rtl/taxi_apb_interconnect.sv
+sub/taxi/src/apb/rtl/taxi_apb_tie.sv
+sub/taxi/src/prim/rtl/taxi_arbiter.sv
+sub/taxi/src/prim/rtl/taxi_penc.sv
+sub/taxi/src/apb/rtl/taxi_apb_axil_adapter.sv