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sim/verilog6502_wrapper_tb.sv

@@ -0,0 +1,28 @@
+module verilog6502_wrapper_tb();
+
+`define SIM
+
+taxi_apb_if s_apb();
+taxi_axi_if m_axi();
+taxi_axi_if s_axi();
+
+logic clk;
+logic rst;
+
+logic o_irq_ext;
+logic i_irq_ext;
+
+
+verilog6502_wrapper u_dut(
+    .clk(clk),
+    .rst(rst),
+    .s_apb(s_apb),
+    .m_axi_rd(m_axi),
+    .m_axi_wr(m_axi),
+    .s_axi_rd(s_axi),
+    .s_axi_wr(s_axi),
+    .o_irq_ext(o_irq_ext),
+    .i_irq_ext(i_irq_ext)
+);
+
+endmodule